现代半导体技术正面临一个根本性瓶颈：物理定律的限制。
过去数十年，芯片性能的提升依赖于晶体管尺寸的持续缩小（即摩尔定律）。但如今，最先进的逻辑芯片已进入 2 纳米甚至更小节点，进一步缩放的边际收益急剧下降。与此同时，人工智能、大规模模拟和数据中心计算对算力与内存带宽的需求仍在高速增长。
这一矛盾促使行业重新思考计算硬件的底层架构——从“更小的晶体管”转向“更大的集成单位”。
掩膜极限：芯片尺寸的天花板
当前芯片制造依赖 极紫外光刻（EUV），由荷兰 ASML 公司主导。其最新高数值孔径（High-NA）EUV 设备售价高达 3.8 亿美元，通过光掩膜在硅晶圆上投射电路图案。
然而，光刻系统存在一个硬性约束：掩膜尺寸限制。标准光掩膜最大曝光面积约为 26×33 毫米，对应单个芯片裸片（die）面积上限约 800 平方毫米。
这意味着，即使工艺再先进，单颗芯片的晶体管数量和功能集成度仍有上限。Nvidia 的 H100 GPU 裸片面积已达 814 mm²，几乎触及极限。
应对策略：Chiplet 与封装创新
为突破单裸片限制，行业转向 Chiplet（小芯片）架构：将大系统拆分为多个功能模块（如计算、I/O、缓存），分别制造后再通过先进封装（如 CoWoS、EMIB）互联。
这种方法在 AMD、Intel、Nvidia 的产品中已广泛应用。但其代价是：
- 芯片间通信延迟增加
- 功耗上升
- 封装复杂度与成本显著提高
- 系统整体带宽受限于互连密度
Chiplet 是当前的主流方案，但它仍是“多芯片拼接”，而非“一体集成”。
晶圆级集成：另一种路径
部分公司和研究机构正在探索更激进的方向——放弃切割晶圆，直接以整片硅晶圆作为单一计算单元。这种架构称为 晶圆级集成（Wafer-Scale Integration, WSI）。
代表案例：
- Cerebras Systems：其 WSE-3 晶圆级引擎包含 4 万亿晶体管（对比 H100 的 800 亿），裸片面积达 46,225 mm²（远超掩膜限制）。关键优势在于：
- 内存直接嵌入晶圆，与计算单元紧密耦合
- 片上通信延迟极低
- 系统带宽达传统架构的 7000 倍（官方数据）
- 特斯拉 Dojo：曾尝试构建超大规模晶圆级训练芯片，虽项目已暂停，但验证了可行性。
- Lam Research 旗下 Multibeam：开发 多柱电子束光刻技术，可绕过传统光掩膜限制，直接在更大面积上写入电路，为 WSI 提供制造可能。
挑战与前景
晶圆级集成并非万能解：
- 良率问题：晶圆存在天然缺陷，传统芯片通过切割筛选良品，而 WSI 需依赖冗余设计或容错逻辑
- 制造复杂度：整片集成对工艺一致性、热管理、供电提出极高要求
- 成本与生态：目前仅适用于特定高性能场景（如 AI 训练），难以普及至消费级市场
但对某些任务（如超大规模矩阵运算、图神经网络），WSI 的能效比和延迟优势不可替代。
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